С точки зрения набора инструкций, архитектура шла по пути достаточного минимализма, чтобы облегчить скоростное декодирование и облегчить конвейеризацию вычислений. Например, инструкции целочисленного деления аппаратно отсутствовали, так как были наиболее сложными из целочисленных и плохо поддавались конвейеризации, а потому просто эмулировались, так как на практике необходимость в их использовании возникала относительно редко. Все инструкции условно подразделялись на 5 категорий:

n  для целочисленных вычислений;

n  для вещественных вычислений;

n  для отработки условных и безусловных переходов, а также сравнения;

n  для загрузки и сохранения данных;

n  для специфических задач (PALcode).

В целом ставка делалась на достижение высоких тактовых частот, но не в ущерб надёжности или масштабируемости. Кроме того, новая архитектура была «настоящей» RISC. Для облегчения понимания концептуальных различий между RISC-процессорами (Reduced Instruction Set Computing) и CISC-процессорами (Complex Instruction Set Computing) приводятся следующие ключевые моменты:

n  длина инструкции: фиксированная в RISC (вне зависимости от характера инструкции), но произвольная в CISC (в зависимости от характера инструкции);

n  набор инструкций: сбалансированный в RISC (подбираемый с точки зрения удобства выполнения процессором) и широкий в CISC (подбираемый с точки зрения удобства программиста);

n  доступ к памяти: разрешён только для инструкций загрузки/сохранения в RISC, но без подобного ограничения в CISC.